56세 직장인의 기록

지금까지 노광, 식각, 증착, 검사까지 쭉 공부하면서 계속 배경처럼 등장하던 단어가 하나 있었다. 클린룸. 반도체 공장을 소개하는 영상이나 기사를 보면 방진복을 입은 사람들이 새하얀 공간에서 일하는 모습이 자주 나오는데, 대체 얼마나 깨끗해야 하길래 저렇게까지 하는 건지 궁금해서 이번엔 이 클린룸을 파봤다. 매번 방진복 입은 사람들 모습만 보고 그냥 넘겼는데, 막상 파고들어 보니 이게 생각보다 훨씬 진지하게 다뤄야 할 주제였다. 찾아보기 전엔 그냥 "먼지 없는 깨끗한 방" 정도로만 생각했는데, 알고 보니 클린룸의 청정도는 우리가 상상하는 수준을 훨씬 뛰어넘는 개념이었다. 클린룸은 공기 중에 떠다니는 미세먼지 입자 개수를 기준으로 등급을 매기는데, 최첨단 반도체 공정에 쓰이는 클린룸은 이 입자 개수를 일반 사무실이나 수술실보다도 훨씬 엄격하게 관리한다. 병원 수술실도 꽤 깨끗한 곳이라고만 생각했는데, 그보다 몇 단계는 더 엄격한 기준이 있다는 걸 알고 나서는 반도체 공장을 상상하는 이미지 자체가 달라졌다. 먼지 입자 하나가 회로를 망가뜨린다 가장 먼저 이해해야 했던 건 왜 이렇게까지 먼지에 민감한가였다. 답은 이미 앞서 공부한 미세공정 개념에 있었다. 요즘 반도체 회로 선폭은 나노미터 단위, 즉 머리카락 굵기의 몇만분의 일 수준이다. 일반적인 먼지 입자 하나의 크기가 이 회로 선폭보다 훨씬 크다는 걸 알고 나니, 왜 먼지 하나가 치명적인 결함으로 이어지는지 바로 이해가 됐다. 머리카락 하나가 웨이퍼 위에 떨어지는 걸 사람 기준으로 비유하면, 마치 도로 위에 커다란 바위가 떨어진 것과 비슷한 규모라는 설명을 보고서야 그 심각성이 실감났다. 웨이퍼 위에 회로를 그리는 도중에 먼지 입자 하나가 떨어지면, 그 부분의 회로 패턴이 왜곡되거나 아예 끊겨버릴 수 있다. 앞서 공부한 수율 개념과 바로 연결됐는데, 이런 미세한 오염 하나가 웨이퍼 전체 수율을 떨어뜨리는 직접적인 원인이 될 수 있다는 거였다. 클린룸이 이렇게까지 엄격하게 관리되는 이유가 결국 이...

노광, 식각, 증착까지 파고들고 나니 마지막으로 남는 궁금증이 하나 있었다. 이렇게 수백 번의 정밀한 공정을 거쳐서 웨이퍼 위에 회로를 완성했는데, 그럼 이게 제대로 만들어졌는지는 어떻게 확인하는 걸까. 아무리 정밀하게 만들어도 불량이 아예 없을 순 없을 텐데, 이 불량품을 어떻게 걸러내는지가 궁금해서 이번엔 검사·테스트 공정을 파봤다. 찾아보니 반도체 검사는 한 번에 끝나는 게 아니라 공정 곳곳에 흩어져서 여러 차례 이뤄진다는 걸 알게 됐다. 크게 나누면 웨이퍼 상태에서 진행하는 검사와, 낱개 칩으로 잘라 패키징까지 마친 뒤 진행하는 최종 검사로 구분할 수 있었다. 이걸 알고 나니 왜 반도체 원가에서 테스트 비용이 상당한 비중을 차지한다는 얘기가 나오는지 이해가 됐다. 만들다가 중간에 걸러내는 게, 다 만들고 나서 버리는 것보다 훨씬 경제적이기 때문이다. EDS, 웨이퍼 상태에서 미리 걸러낸다 가장 먼저 알게 된 개념이 EDS(전기적 다이 소팅)였다. 이건 웨이퍼를 낱개 칩으로 자르기 전, 웨이퍼에 붙어 있는 상태 그대로 각 칩에 미세한 탐침을 대고 전기 신호를 흘려보내 정상 작동 여부를 확인하는 검사다. 이 단계에서 불량으로 판정된 칩에는 표시를 남겨두고, 이후 패키징 공정에서 이 불량 칩은 아예 제외하고 넘어간다는 걸 알게 됐다. 이게 왜 중요한지 생각해보니 답이 나왔다. 만약 이 단계에서 불량을 걸러내지 않고 그대로 패키징까지 진행한다면, 이미 불량인 칩에 포장, 연결까지 비용을 다 들이고 나서야 버리게 되는 셈이다. 반대로 웨이퍼 상태에서 미리 걸러내면 그만큼 낭비되는 비용을 줄일 수 있다는 논리였다. 앞서 공부했던 수율이라는 개념도 결국 이 EDS 단계에서 확인되는 합격률과 직결된다는 걸 다시 한번 연결지어 이해하게 됐다. 재밌었던 건 이 검사가 웨이퍼 한 장에 있는 칩 수백, 수천 개를 하나하나 다 찔러본다는 점이었다. 탐침 하나로 그 많은 칩을 순서대로 검사하는 장비의 정밀도와 속도도 그 자체로 상당한 기술력이 필요하다는 걸 알게 됐다. 패키징 ...

식각까지 파고들고 나니 자연스럽게 다음 궁금증이 생겼다. 식각이 깎아내는 거라면, 반대로 뭔가를 쌓아 올리는 과정도 있어야 회로가 완성될 텐데. 찾아보니 그게 증착 공정이었다. 식각이 조각가라면 증착은 화가에 가까웠다. 웨이퍼 표면에 원하는 물질을 얇게, 그리고 균일하게 입히는 작업이다. 반도체 회로는 단순히 깎아내는 것만으로는 완성되지 않는다. 절연막, 금속 배선, 각종 보호막 등 여러 종류의 얇은 막을 웨이퍼 위에 겹겹이 쌓아 올려야 하고, 이 얇은 막을 만드는 게 바로 증착이다. 어떤 층은 전기가 통하게 만들어야 하고, 어떤 층은 반대로 전기를 막아야 하고, 어떤 층은 다음 공정에서 보호막 역할을 해야 한다. 이 서로 다른 역할을 하는 막들을 순서대로 정확하게 쌓아 올려야 하나의 완성된 반도체가 나온다는 걸 이번에 제대로 이해하게 됐다. 신기했던 건 이 막 하나의 두께가 두꺼워도, 얇아도 문제가 된다는 점이었다. 너무 두꺼우면 다음 공정에서 정밀한 패턴을 새기기 어려워지고, 너무 얇으면 절연이나 보호 기능을 제대로 못한다는 걸 알고 나니 이게 왜 그렇게 세밀하게 관리되는 공정인지 이해가 됐다. CVD와 PVD, 쌓는 방식이 이렇게 다르다 증착 방식에도 여러 종류가 있다는 걸 알게 됐는데, 가장 기본적인 구분이 CVD(화학기상증착)와 PVD(물리기상증착)였다. CVD는 원료가 되는 가스를 웨이퍼 표면에 흘려보내면, 이 가스들이 화학 반응을 일으켜서 원하는 물질이 표면에 얇게 쌓이는 방식이다. 가스 상태로 반응이 일어나기 때문에 웨이퍼 표면의 울퉁불퉁한 부분까지도 골고루 덮을 수 있다는 게 특징이라는 걸 찾아볼 수 있었다. PVD는 이와 다르게 고체 상태의 원료(타깃)에 물리적인 충격을 가해서 원자를 튕겨내고, 이 원자들이 웨이퍼 표면에 가서 붙는 방식이다. 화학 반응이 아니라 물리적으로 원자를 옮기는 방식이라서 순수한 금속막을 만들 때 자주 쓰인다는 걸 알게 됐다. 처음엔 그냥 둘 다 "얇은 막 만드는 기술"이라고 뭉뚱그려 생각했는데, 화...

노광공정 공부하면서 웨이퍼에 빛으로 회로 패턴을 새긴다는 것까지는 이해했는데, 그다음이 궁금했다. 빛을 쐈다고 회로가 저절로 파이는 건 아닐 텐데, 그럼 실제로 그 모양대로 깎아내는 건 누가 하는 걸까. 찾아보니 그 역할을 하는 게 식각(에칭) 공정이었다. 노광이 도면을 그리는 거라면, 식각은 그 도면대로 실제 칼을 대는 작업에 가까웠다. 노광공정을 마치면 웨이퍼 표면에는 감광액이 빛을 받은 부분과 안 받은 부분으로 나뉘어 있다. 이 상태에서 화학적 처리를 거치면 빛을 받은 부분(혹은 안 받은 부분, 감광액 종류에 따라 다르다)만 남고 나머지는 씻겨 나가는데, 이러면 웨이퍼 표면에 마스크처럼 패턴이 남는다. 식각은 이 패턴이 없는, 즉 노출된 부분을 실제로 깎아내서 아래쪽 물질에 회로 모양을 그대로 파내는 작업이다. 감광액으로 덮인 부분은 보호받고, 노출된 부분만 깎여나가니 결국 원하는 회로 모양이 입체적으로 완성되는 셈이다. 말로 설명하면 간단해 보이지만, 실제로는 나노미터 단위의 오차도 허용되지 않는 극도로 예민한 화학 반응이라는 걸 나중에서야 실감했다. 습식 식각과 건식 식각, 방식이 다르다 식각에도 크게 두 가지 방식이 있다는 걸 알게 됐다. 습식 식각은 화학 약품 용액에 웨이퍼를 담가서 반응을 일으켜 깎아내는 방식이다. 오래전부터 써온 방식이고 비교적 저렴한 편이지만, 약품이 사방으로 퍼지면서 반응하기 때문에 원하는 방향으로만 정교하게 깎기가 어렵다는 한계가 있었다. 미세한 회로를 다뤄야 하는 요즘 공정에서는 이 방식만으로는 부족하다는 걸 이해하게 됐다. 그래서 지금 첨단 공정에서 주로 쓰이는 게 건식 식각, 그중에서도 플라즈마를 이용한 식각이다. 반응성 가스를 플라즈마 상태로 만들어서 웨이퍼 표면에 쏘아 깎아내는 방식인데, 이 방식은 원하는 방향으로만 정확하게 깎을 수 있다는 게 핵심 장점이었다. 습식 식각이 옆으로도 퍼지면서 깎이는 느낌이라면, 건식 식각은 위에서 아래로 수직으로 깎아 내려가는 느낌에 가까웠다. 회로 선폭이 나노미터 단위로 좁아진 ...

패키징 공부하다가 TSV까지 파고들었더니 자연스럽게 옆에 붙어있던 단어가 하나 더 보였다. 칩렛. 처음엔 그냥 "작은 칩"이라는 뜻인가 하고 넘겼는데, 알고 보니 요즘 CPU나 AI 반도체 설계 방식 자체를 완전히 바꿔놓은 개념이었다. AMD 프로세서 얘기할 때마다 나오는 이 단어, 이번엔 제대로 파봤다. 원래 반도체는 하나의 큰 다이(Die) 안에 필요한 기능을 전부 욱여넣는 방식이었다. CPU면 코어, 캐시, 메모리 컨트롤러, 입출력 회로까지 전부 한 덩어리 실리콘 위에 그려야 했다. 문제는 칩이 커질수록 불량이 날 확률도 같이 커진다는 거였다. 웨이퍼 한 장에 결함이 하나 있어도, 그 결함이 하필 큰 칩 한가운데 걸리면 칩 전체가 통째로 못 쓰게 된다. 반대로 작은 칩이었다면 그 결함은 주변 몇 개만 버리면 끝나는 문제였을 텐데. 이게 왜 큰 칩을 만들수록 수율이 떨어지는지에 대한 답이었다. 큰 칩 하나 대신 작은 칩 여러 개 칩렛은 이 문제를 정면으로 뒤집는 발상이다. 하나의 거대한 다이에 모든 기능을 다 넣는 대신, 기능별로 쪼갠 작은 칩들을 따로따로 만들고 이걸 나중에 하나의 패키지 안에서 연결하는 방식이다. CPU 코어는 코어대로, 입출력 회로는 입출력대로, 캐시는 캐시대로 각각 별도의 작은 칩으로 만든 다음 이어붙이는 셈이다. 이렇게 하면 일단 수율 문제가 확 줄어든다. 작은 칩 하나에 결함이 생겨도 그 칩 하나만 버리면 되니까, 전체 폐기율이 훨씬 낮아진다. 게다가 각 기능마다 최적의 공정을 따로 골라 쓸 수 있다는 것도 알게 됐는데 이게 은근히 큰 장점이었다. 예를 들어 연산 코어는 최신 3나노 공정으로 만들고, 굳이 최신 공정이 필요 없는 입출력 회로는 상대적으로 저렴한 구형 공정으로 만드는 식이다. 하나의 칩을 통째로 최신 공정에 밀어넣는 것보다 비용 면에서 훨씬 합리적이라는 거다. 처음엔 그냥 "칩을 잘게 쪼갠다" 정도로만 이해했는데, 알고 보니 이게 설계 유연성과 원가 절감을 동시에 잡는 상당히 영리...

미세공정 공부하다가 계속 걸리는 게 있었다. 웨이퍼에 회로 다 그리면 반도체는 완성인 줄 알았는데, 그 뒤에 "패키징"이라는 단계가 하나 더 있더라. 처음엔 그냥 포장하는 거 아닌가 싶어서 대충 넘겼는데, 최근 AI 반도체 얘기 나올 때마다 이 패키징이 자꾸 핵심 기술로 언급돼서 궁금증을 참을 수가 없었다. 솔직히 말하면 "설계랑 공정이 진짜고 패키징은 그냥 마무리 단계겠지"라고 넘겨짚었던 게 완전히 틀렸다. 패키징은 잘라낸 칩을 습기나 충격에서 지켜주는 것뿐 아니라, 칩과 기판을 실제로 이어주는 배선 역할까지 한다. 이 연결이 얼마나 촘촘하고 짧으냐가 속도랑 발열, 전력 효율을 통째로 좌우한다는 걸 알고서야 왜 이게 요즘 그렇게 중요하게 다뤄지는지 이해가 됐다. 회로를 아무리 잘 그려놔도, 그걸 밖으로 연결해서 신호를 주고받는 통로가 부실하면 성능이 그대로 발목 잡힌다는 얘기였다. 특히 인상 깊었던 세 가지만 정리해본다. 플립칩, 연결 방식을 뒤집다 원래 칩과 기판을 잇는 방식은 와이어본딩이었다. 칩 가장자리 단자에서 기판까지 머리카락보다 가는 금속선을 일일이 연결하는 방식인데, 단자가 많아질수록 선도 늘어나고 신호가 이동하는 거리도 길어진다는 게 문제였다. 플립칩은 이름 그대로 칩을 뒤집는다. 칩 표면 전체에 작은 금속 돌기(범프)를 촘촘히 박아두고, 뒤집어서 기판에 그대로 얹으면 범프와 기판 회로가 바로 맞닿아 연결된다. 선 하나하나 잇는 대신 칩 면 전체를 쓰니까 연결점을 훨씬 많이 만들 수 있고, 거리도 짧아지니 속도와 전력 효율 둘 다 잡힌다. 요즘 스마트폰 AP 대부분이 이 방식을 쓴다는 걸 확인하고 나서야, 이게 왜 하나의 전환점으로 불리는지 납득이 갔다. 선을 없앤 게 아니라 연결의 개념 자체를 면으로 바꿔버린 셈이다. WLP, 자르기 전에 끝내버리기 두 번째로 재밌었던 게 WLP(웨이퍼 레벨 패키지)다. 원래는 웨이퍼를 낱개 칩으로 자른 다음 하나씩 포장했는데, WLP는 자르기도 전에 웨이퍼 상태 그대로 패...

지금까지 나노 공정, EUV, 파운드리 같은 개념들을 하나씩 공부해오면서 자연스럽게 마지막으로 궁금해진 질문이 있었다. "그래서 반도체 기술은 앞으로 어디까지 발전할 수 있을까?" 미세공정이 이미 나노미터 단위까지 왔는데, 이걸 계속 더 작게 만드는 게 물리적으로 가능한 건지, 그리고 어떤 새로운 기술들이 다음 세대를 준비하고 있는지 찾아본 내용을 정리해본다. 미세공정은 물리적 한계에 다가가고 있다 먼저 알게 된 건, 반도체 회로를 계속 더 가늘게 만드는 미세화 전략이 이제 물리적 한계에 가까워지고 있다는 점이었다. 회로 선폭이 원자 몇 개 수준까지 좁아지면, 전자가 원하는 경로를 벗어나 새어나가는 누설전류 문제나 발열 문제가 훨씬 심각해진다. 이 때문에 단순히 선폭만 줄이는 방식으로는 성능 향상에 한계가 온다는 게 여러 전문가들의 공통된 시각이라는 걸 확인할 수 있었다. 그래서 최근 반도체 업계는 "얼마나 가늘게 만드느냐"에서 "얼마나 효율적으로 쌓고 연결하느냐"로 전략의 무게중심을 옮기고 있다는 걸 알게 됐다. 이 흐름 속에서 등장하는 대표적인 기술들을 하나씩 찾아봤다. 게이트올어라운드(GAA), 트랜지스터 구조의 진화 기존 트랜지스터는 핀펫(FinFET)이라는 구조를 주로 써왔는데, 최근에는 게이트올어라운드(GAA)라는 새로운 구조가 차세대 공정의 핵심으로 떠오르고 있다는 걸 알게 됐다. 핀펫은 전류가 흐르는 채널의 세 면을 게이트가 감싸는 구조인 반면, GAA는 채널의 모든 면을 게이트가 둘러싸는 구조라서 전류 제어력이 훨씬 뛰어나다는 설명을 찾아볼 수 있었다. 삼성전자가 GAA 기반의 초미세 공정을 세계 최초로 양산에 적용했다는 뉴스를 접하면서, 이 구조 전환이 미세공정 경쟁의 새로운 분기점이 되고 있다는 걸 실감했다. TSMC를 비롯한 다른 파운드리 기업들도 차세대 공정에서 이 GAA 구조 도입을 준비하고 있다는 소식도 함께 확인할 수 있었다. 3D 적층, 평면을 넘어 수직으로 미세화의 한계를 극...